eSi-RISC - eSi-RISC

eSi-RISC
Designer eSi-RISC
Bits 16-Bit / 32-Bit
Eingeführt 2009
Design RISC
Art Register-Register
Codierung 16 und 32 Bit gemischt
Verzweigung Vergleiche und verzweige und Bedingungscode
Endianness Groß oder klein
Erweiterungen Benutzerdefinierte Anweisungen
Register
16.08.32 Allgemeiner Zweck, 16.08.32 Vektor

eSi-RISC ist eine konfigurierbare CPU- Architektur. Es ist in fünf Implementierungen verfügbar: eSi-1600, eSi-1650, eSi-3200, eSi-3250 und eSi-3264. Der eSi-1600 und der eSi-1650 verfügen über einen 16-Bit -Datenpfad, während der eSi-32x0 über 32-Bit -Datenpfade und der eSi-3264 über einen gemischten 32/64-Bit-Datenpfad verfügt. Jeder dieser Prozessoren ist als Soft- IP-Cores lizenziert und eignet sich zur Integration in ASICs und FPGAs .

Die Architektur

Die Hauptmerkmale der eSi-RISC-Architektur sind:

eSi-3250 SoC-Architektur
  • RISC- ähnliche Lade- / Speicherarchitektur.
  • Konfigurierbarer 16-Bit-, 32-Bit- oder 32/64-Bit-Datenpfad.
  • Anweisungen werden entweder in 16 oder 32 Bit codiert.
  • 8, 16 oder 32 Allzweckregister, die entweder 16 oder 32 Bit breit sind.
  • 0, 8, 16 oder 32 Vektorregister, die entweder 32 oder 64 Bit breit sind.
  • Bis zu 32 externe, vektorisierte, verschachtelte und priorisierbare Interrupts.
  • Konfigurierbarer Befehlssatz mit Unterstützung für Ganzzahl-, Gleitkomma- und Festkomma-Arithmetik.
  • SIMD- Operationen.
  • Optionale Unterstützung für benutzerdefinierte Anweisungen, z. B. kryptografische Beschleunigung.
  • Optionale Caches (konfigurierbare Größe und Assoziativität).
  • Optionale MMU, die sowohl Speicherschutz als auch dynamische Adressumsetzung unterstützt.
  • AMBA AXI-, AHB- und APB-Busschnittstellen.
  • Speicherzugeordnete E / A.
  • 5-stufige Pipeline.
  • Hardware- JTAG- Debug.

Während viele verschiedene 16- oder 32-Bit- Soft-Mikroprozessor- IP-Kerne verfügbar sind, ist eSi-RISC die einzige als IP-Kern lizenzierte Architektur, die sowohl 16- als auch 32-Bit-Implementierungen aufweist.

Im Gegensatz zu anderen RISC-Architekturen, die sowohl 16- als auch 32-Bit-Befehle wie ARM / Thumb oder MIPS / MIPS-16 unterstützen, können 16- und 32-Bit-Befehle in der eSi-RISC-Architektur frei gemischt werden, anstatt unterschiedliche Modi zu haben Alle 16-Bit-Befehle oder alle 32-Bit-Befehle werden ausgeführt. Dies verbessert die Codedichte, ohne die Leistung zu beeinträchtigen. Die 16-Bit-Befehle unterstützen zwei Registeroperanden in den unteren 16 Registern, während die 32-Bit-Befehle drei Registeroperanden und den Zugriff auf alle 32 Register unterstützen.

eSi-RISC unterstützt Multiprocessing . Die Implementierungen umfassten bis zu sieben eSi-3250 auf einem einzigen Chip.

Toolchain

Die eSi-RISC-Toolchain basiert auf der Kombination eines Ports der GNU-Toolchain und der Eclipse- IDE . Das beinhaltet:

  • GCC - C / C ++ - Compiler.
  • Binutils - Assembler-, Linker- und Binärdienstprogramme.
  • GDB - Debugger.
  • Eclipse - Integrierte Entwicklungsumgebung.

Die C-Bibliothek ist Newlib und die C ++ - Bibliothek ist Libstdc ++ . Zu den portierten RTOS gehören MicroC / OS-II , FreeRTOS , ERIKA Enterprise und Phoenix-RTOS

Verweise

Externe Links