P6 (Mikroarchitektur) - P6 (microarchitecture)
| Allgemeine Information | |
|---|---|
| Gestartet | 1. November 1995 |
| Leistung | |
| max. CPU- Taktrate | 233 MHz bis 1,40 GHz |
| FSB- Geschwindigkeiten | 66 MHz bis 133 MHz |
| Zwischenspeicher | |
| L1- Cache | Pentium Pro: 16 KB pro Kern (8 KB I-Cache + 8 KB D-Cache) Pentium II/3: 32 KB (16 KB I-Cache + 16 KB D-Cache) |
| L2-Cache | 128 KB bis 512 KB 256 KB bis 2048 KB (Xeon) |
| Architektur und Klassifizierung | |
| Die Architektur | P6 x86 |
| Anweisungen | x86 |
| Erweiterungen | |
| Physikalische Spezifikationen | |
| Transistoren | |
| Kerne | |
| Steckdosen) | |
| Produkte, Modelle, Varianten | |
| Modell(e) | |
| Variante(n) | |
| Geschichte | |
| Vorgänger | P5 |
| Nachfolger | NetBurst , Intel Core |
Die P6-Mikroarchitektur ist die Intel x86- Mikroarchitektur der sechsten Generation , die vom im November 1995 eingeführten Pentium Pro- Mikroprozessor implementiert wurde . Sie wird häufig als i686 bezeichnet . Es wurde von der NetBurst-Mikroarchitektur im Jahr 2000 abgelöst, aber schließlich in der Pentium M- Mikroprozessorlinie wiederbelebt . Der Nachfolger der Pentium M-Variante der P6-Mikroarchitektur ist die Core-Mikroarchitektur, die wiederum ebenfalls von der P6-Mikroarchitektur abgeleitet ist.
Von Pentium Pro bis Pentium III
Der P6-Kern war der Intel-Mikroprozessor der sechsten Generation in der x86-Reihe. Die erste Implementierung des P6-Kerns war die Pentium Pro- CPU im Jahr 1995, der unmittelbare Nachfolger des ursprünglichen Pentium-Designs (P5).
P6-Prozessoren übersetzen IA-32- Befehle dynamisch in Sequenzen von gepufferten RISC-ähnlichen Mikrooperationen und analysieren und ordnen dann die Mikrooperationen neu, um parallelisierbare Operationen zu erkennen, die an mehr als eine Ausführungseinheit gleichzeitig ausgegeben werden können . Der Pentium Pro war nicht der erste x86-Chip, der diese Technik nutzte – auch der 1994 eingeführte NexGen Nx586 nutzte sie –, aber er war der erste Intel x86-Chip, der dies tat.
Einige Techniken, die erstmals im x86-Bereich im P6-Kern verwendet wurden, umfassen:
- Spekulative Ausführung und Ausführung außerhalb der Reihenfolge (von Intel als "dynamische Ausführung" bezeichnet), die neue stillgelegte Einheiten im Ausführungskern erforderten. Dies verringerte Pipeline-Störungen und ermöglichte teilweise eine höhere Geschwindigkeitsskalierung des Pentium Pro und der nachfolgenden CPU-Generationen.
- Superpipelining, das von der 5-stufigen Pipeline von Pentium auf 14 des Pentium Pro und ein frühes Modell des Pentium III (Coppermine) angestiegen ist und sich schließlich aufgrund von Energieineffizienz in eine weniger als 10-stufige Pipeline des Pentium M für den eingebetteten und mobilen Markt verwandelt hat und höhere Spannungsprobleme, die beim Vorgänger aufgetreten waren, und die erneute Verlängerung der 10- bis 12-stufigen Pipeline zurück zum Core 2 aufgrund von Schwierigkeiten, die Taktrate zu erhöhen und gleichzeitig den Herstellungsprozess zu verbessern, kann die negativen Auswirkungen des höheren Stromverbrauchs auf die tieferes Rohrleitungsdesign.
- PAE und ein breiterer 36-Bit-Adressbus zur Unterstützung von 64 GB physischem Speicher (der lineare Adressraum eines Prozesses war noch auf 4 GB begrenzt).
- Registerumbenennung , die eine effizientere Ausführung mehrerer Anweisungen in der Pipeline ermöglicht.
- CMOV- Anweisungen, die häufig bei der Compiler-Optimierung verwendet werden .
- Weitere neue Anweisungen: FCMOV, FCOMI/FCOMIP/FUCOMI/FUCOMIP, RDPMC, UD2.
- Neue Anweisungen im Pentium II Deschutes-Kern: MMX, FXSAVE, FXRSTOR.
- Neue Anweisungen in Pentium III: SSE .
Die P6-Architektur überdauerte drei Generationen vom Pentium Pro bis Pentium III und war weithin bekannt für geringen Stromverbrauch, hervorragende Integer-Leistung und relativ hohe Instruktionen pro Zyklus (IPC). Die P6-Reihe von Prozessorkernen wurde mit der NetBurst (P68)-Architektur abgelöst, die mit der Einführung von Pentium 4 auf den Markt kam . Dies war ein völlig anderes Design, das auf der Verwendung sehr langer Pipelines beruhte, die eine hohe Taktgeschwindigkeit auf Kosten eines niedrigeren IPC und eines höheren Stromverbrauchs begünstigten.
P6-basierte Chips
- Celeron (Covington/Mendocino/Kupfermin/Tualatin-Varianten)
- Pentium Pro
- Pentium II Overdrive (ein Pentium II-Chip im 387-Pin- Sockel 8 )
- Pentium II
- Pentium II Xeon
- Pentium III
- Pentium III Xeon
P6 Variante Pentium M
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| Allgemeine Information | |
|---|---|
| Gestartet | 12. März 2003 |
| Leistung | |
| max. CPU- Taktrate | 600 MHz bis 2,26 GHz |
| FSB- Geschwindigkeiten | 400 MT/s bis 533 MT/s |
| Zwischenspeicher | |
| L1- Cache | 64 KB (32 KB I-Cache + 32 KB D-Cache) |
| L2-Cache | 512 KB bis 2048 KB |
| Architektur und Klassifizierung | |
| Die Architektur | P6 x86 |
| Anweisungen | MMX |
| Erweiterungen | |
| Physikalische Spezifikationen | |
| Transistoren | |
| Steckdosen) | |
| Produkte, Modelle, Varianten | |
| Modell(e) | |
| Geschichte | |
| Vorgänger | NetBurst |
| Nachfolger | Verbesserter Pentium M |
Bei der Veröffentlichung des Pentium 4-M und des Mobile Pentium 4 wurde schnell klar, dass die neuen mobilen NetBurst-Prozessoren nicht ideal für mobiles Computing waren. Die Netburst-basierten Prozessoren waren im Vergleich zu ihren P6-Vorgängern einfach nicht so effizient pro Takt oder pro Watt. Mobile Pentium 4-Prozessoren liefen viel heißer als Pentium III-M-Prozessoren und boten keine nennenswerten Leistungsvorteile. Seine Ineffizienz wirkte sich nicht nur auf die Komplexität des Kühlsystems aus, sondern auch auf die so wichtige Akkulaufzeit.
Da Intel erkannte, dass ihre neue Mikroarchitektur nicht die beste Wahl für den mobilen Bereich war, ging Intel zurück auf das Reißbrett, um ein Design zu finden, das für dieses Marktsegment optimal geeignet war. Das Ergebnis war ein modernisiertes P6-Design namens Pentium M :
Designübersicht
- Vierfach gepumpter Front-Side-Bus. Mit dem anfänglichen Banias-Kern übernahm Intel den 400 MT/s FSB, der erstmals in Pentium 4 verwendet wurde. Der Dothan-Kern wechselte nach der Entwicklung von Pentium 4 zum 533 MT/s FSB.
- Größerer L1/L2-Cache . Der L1-Cache wurde bei allen Modellen von 32 KB des Vorgängers auf aktuell 64 KB erhöht. Zunächst 1 MB L2-Cache im Banias-Kern, dann 2 MB im Dothan-Kern. Dynamische Cache-Aktivierung durch Quadrantenauswahl aus dem Ruhezustand.
- SSE2 Streaming SIMD (Single Instruction, Multiple Data) Extensions 2-Unterstützung.
- Eine 10- oder 12-stufige Enhanced Instruction Pipeline, die höhere Taktgeschwindigkeiten ermöglicht, ohne die Pipeline-Stufe zu verlängern, reduziert von 14 Stufen auf Pentium Pro/II/III.
- Dedizierte Registerstapelverwaltung.
- Hinzufügen von globaler Historie, indirekter Vorhersage und Schleifenvorhersage zur Verzweigungsvorhersagetabelle. Entfernung der lokalen Vorhersage.
- Micro-Ops Fusion bestimmter Unterbefehle, vermittelt durch Dekodierungseinheiten. x86-Befehle können zu weniger RISC-Mikrooperationen führen und erfordern daher weniger Prozessorzyklen zum Abschluss.
Der Pentium M war mehrere Jahre lang der energieeffizienteste x86-Prozessor für Notebooks und verbrauchte maximal 27 Watt bei maximaler Last und 4-5 Watt im Leerlauf. Die durch die Modernisierung erzielte Effizienzsteigerung bei der Verarbeitung ermöglichte es dem Mobile Pentium 4, der über 1 GHz höher getaktet ist (der am schnellsten getaktete Mobile Pentium 4 im Vergleich zum am schnellsten getakteten Pentium M) und mit viel mehr Speicher und Busbandbreite ausgestattet ist. Die ersten Prozessoren der Pentium-M-Familie ("Banias") unterstützen intern PAE, zeigen jedoch nicht das PAE-Support-Flag in ihren CPUID-Informationen; dies führt dazu, dass einige Betriebssysteme (hauptsächlich Linux-Distributionen) das Booten auf solchen Prozessoren verweigern, da in ihren Kerneln PAE-Unterstützung erforderlich ist.
Banias/Dothan-Variante
P6 Variante Enhanced Pentium M
| Allgemeine Information | |
|---|---|
| Gestartet | 2006 |
| Leistung | |
| max. CPU- Taktrate | 1,06 GHz bis 2,33 GHz |
| FSB- Geschwindigkeiten | 533 MT/s bis 667 MT/s |
| Zwischenspeicher | |
| L1- Cache | 64 KB |
| L2-Cache | 1 MB bis 2 MB 2 MB (Xeon) |
| Architektur und Klassifizierung | |
| Die Architektur | P6 x86 |
| Anweisungen | MMX |
| Erweiterungen | |
| Physikalische Spezifikationen | |
| Transistoren | |
| Steckdosen) | |
| Produkte, Modelle, Varianten | |
| Modell(e) | |
| Geschichte | |
| Vorgänger | Pentium M |
| Nachfolger | Intel Core Prozessor |
Die Yonah-CPU wurde im Januar 2006 unter der Marke Core auf den Markt gebracht. Single- und Dual-Core-Mobilversionen wurden unter den Marken Core Solo, Core Duo und Pentium Dual-Core verkauft , und eine Serverversion wurde als Xeon LV veröffentlicht . Diese Prozessoren boten Teillösungen für einige der Mängel des Pentium M , indem sie Folgendes hinzufügten:
- SSE3-Unterstützung
- Single- und Dual-Core-Technologie mit 2 MB gemeinsam genutztem L2-Cache (Restrukturierung der Prozessororganisation)
- Erhöhte FSB-Geschwindigkeit, wobei der FSB mit 533 MT/s oder 667 MT/s läuft.
- Eine 12-stufige Befehlspipeline.
Dies führte zu der vorläufigen Mikroarchitektur für reine Niederspannungs-CPUs, auf halbem Weg zwischen P6 und der folgenden Core-Mikroarchitektur.
Yonah-Variante
- Celeron M 400-Serie
- Core Solo/Duo
- Pentium Dual-Core T2060/T2080/T2130
- Xeon LV/ULV (Sossaman)
Fahrplan
Nachfolger
Am 27. Juli 2006 wurde die Core-Mikroarchitektur , ein Derivat von P6, in Form des Core-2- Prozessors auf den Markt gebracht . Anschließend wurden weitere Prozessoren mit der Core-Mikroarchitektur unter den Markennamen Core 2, Xeon , Pentium und Celeron veröffentlicht . Die Core-Mikroarchitektur ist Intels letzte Mainstream-Prozessorlinie, die FSB verwendet , wobei alle späteren Intel-Prozessoren auf Nehalem- und späteren Intel-Mikroarchitekturen einen integrierten Speichercontroller und einen QPI- oder DMI- Bus für die Kommunikation mit dem Rest des Systems aufweisen. Verbesserungen gegenüber den Intel Core Prozessoren waren:
- Eine 14-stufige Befehlspipeline, die höhere Taktraten ermöglicht.
- SSE4.1-Unterstützung für alle Core 2-Modelle, die mit einer 45-nm-Lithographie hergestellt wurden.
- Unterstützung für die 64-Bit- x86-64- Architektur, die bisher nur von Prescott-Prozessoren angeboten wurde, dem letzten Architekturpaket des Pentium 4 .
- Erhöhte FSB-Geschwindigkeit von 533 MT/s bis 1600 MT/s.
- Erhöhte L2-Cache-Größe, wobei die L2-Cache-Größe von 1 MB bis 12 MB reicht (Core 2 Duo-Prozessoren verwenden einen gemeinsamen L2-Cache, während Core 2 Quad-Prozessoren mit der Hälfte des gesamten Caches von jedem Kernpaar geteilt werden).
- Dynamic Front Side Bus Throttling (einige mobile Modelle), bei dem die Geschwindigkeit des FSB auf die Hälfte reduziert wird, wodurch die Geschwindigkeit des Prozessors auf die Hälfte reduziert wird. Daher wechselt der Prozessor in einen Modus mit niedrigem Stromverbrauch, der als Super-Low-Frequency-Modus bezeichnet wird und die Batterielebensdauer verlängert.
- Dynamic Acceleration Technology für einige mobile Core 2 Duo-Prozessoren und Dual Dynamic Acceleration Technology für mobile Core 2 Quad-Prozessoren. Die Dynamic Acceleration Technology ermöglicht es der CPU, einen Prozessorkern zu übertakten, während der eine ausgeschaltet wird. Bei der Dual Dynamic Acceleration Technology werden zwei Kerne deaktiviert und zwei Kerne übertaktet. Diese Funktion wird ausgelöst, wenn eine Anwendung nur einen einzelnen Kern für Core 2 Duo oder bis zu zwei Kerne für Core 2 Quad verwendet. Die Übertaktung erfolgt durch Erhöhen des Taktmultiplikators um 1.
Während all diese Chips technisch gesehen Abkömmlinge des Pentium Pro sind, hat die Architektur seit ihrer Einführung mehrere radikale Veränderungen durchgemacht.