Transmeta Efficeon - Transmeta Efficeon

Ein Transmeta Efficieon-Prozessor

Der Efficeon- Prozessor ist Transmetas 256-Bit- VLIW- Design der zweiten Generation, das 2004 veröffentlicht wurde und eine Software-Engine Code Morphing Software (CMS) verwendet, um Code, der für x86- Prozessoren geschrieben wurde, in den nativen Befehlssatz des Chips umzuwandeln . Wie sein Vorgänger Transmeta Crusoe (eine 128-Bit- VLIW-Architektur) legt Efficeon Wert auf Recheneffizienz, geringen Stromverbrauch und einen geringen thermischen Footprint.

Prozessor

Efficeon spiegelt am ehesten den Funktionsumfang von Intel Pentium 4- Prozessoren wider , obwohl es wie AMD Opteron- Prozessoren einen vollständig integrierten Speichercontroller , einen HyperTransport IO-Bus und das NX-Bit oder die no-execute x86- Erweiterung für den PAE-Modus unterstützt . NX-Bit- Unterstützung ist ab CMS-Version 6.0.4 verfügbar.

Die Rechenleistung von Efficeon im Vergleich zu mobilen CPUs wie dem Intel Pentium M wird als niedriger angenommen, obwohl wenig über die relative Leistung dieser konkurrierenden Prozessoren veröffentlicht wird.

Efficeon kam in zwei Pakettypen: ein 783- und 592-contact ball grid array (BGA). Der Stromverbrauch ist moderat (manche verbrauchen nur 3 Watt bei 1 GHz und 7 Watt bei 1,5 GHz), sodass er passiv gekühlt werden kann.

Zwei Generationen dieses Chips wurden hergestellt. Die erste Generation (TM8600) wurde in einem TSMC 0,13-Mikrometer-Prozess hergestellt und mit Geschwindigkeiten von bis zu 1,2 GHz produziert . Die zweite Generation (TM8800 und TM8820) wurde im Fujitsu 90-nm-Prozess hergestellt und mit Geschwindigkeiten von 1 GHz bis 1,7 GHz produziert.

Intern verfügt der Efficeon über zwei arithmetische Logikeinheiten , zwei Lade-/Speicher-/Addiereinheiten, zwei Ausführungseinheiten, zwei Gleitkomma- / MMX- / SSE- / SSE2- Einheiten, eine Verzweigungsvorhersageeinheit , eine Aliaseinheit und eine Steuereinheit. Der VLIW-Kern kann einen 256-Bit-VLIW-Befehl pro Zyklus ausführen, der als Molekül bezeichnet wird und Platz zum Speichern von acht 32-Bit-Befehlen (sogenannte Atome) pro Zyklus bietet.

Der Efficeon verfügt über einen 128 KB L1-Befehlscache, einen 64 KB L1-Datencache und einen 1 MB L2-Cache. Alle Caches sind auf Würfel.

Zusätzlich reserviert das Efficeon CMS (Code-Morphing-Software) einen kleinen Teil des Hauptspeichers (typischerweise 32 MB) für seinen Übersetzungs-Cache von dynamisch übersetzten x86-Befehlen.

Produkte

1 GHz Efficeon TM8600 verwendet auf Sharp Mebius MURAMASA / PC-MM2

Verweise

Externe Links