HyperTransport - HyperTransport

Nicht zu verwechseln mit Hyper-Threading , das manchmal auch mit „HT“ abgekürzt wird.
Logo des HyperTransport-Konsortiums

Hypertransport ( HT ), früher bekannt als Blitz Data Transport ( LDT ), ist eine Technologie für die Verbindung von Computer - Prozessoren . Es handelt sich um eine bidirektionale serielle / parallele Punkt-zu-Punkt-Verbindung mit hoher Bandbreite und geringer Latenz , die am 2. April 2001 eingeführt wurde. Das HyperTransport-Konsortium ist für die Förderung und Entwicklung der HyperTransport-Technologie verantwortlich.

HyperTransport ist am besten bekannt als die Systembusarchitektur von AMD Central Processing Units (CPUs) von Athlon 64 bis AMD FX und den dazugehörigen Nvidia nForce Motherboard- Chipsätzen. HyperTransport wurde auch von IBM und Apple für die Power Mac G5- Maschinen sowie für eine Reihe moderner MIPS- Systeme verwendet.

Die aktuelle Spezifikation HTX 3.1 blieb für 2014 wettbewerbsfähig (2666 und 3200  MT /s oder etwa 10,4 GB/s und 12,8 GB/s) DDR4- RAM und langsamer (etwa 1 GB/s [1] ähnlich wie High-End- PCIe-SSDs ULLtraDIMM- Flash-RAM)-Technologie – ein breiterer Bereich von RAM-Geschwindigkeiten auf einem gemeinsamen CPU-Bus als jeder Front-Side-Bus von Intel . Intel-Technologien erfordern, dass jeder Geschwindigkeitsbereich von RAM über eine eigene Schnittstelle verfügt, was zu einem komplexeren Motherboard-Layout, aber mit weniger Engpässen führt. HTX 3.1 mit 26 GB/s kann als Unified Bus für bis zu vier DDR4-Sticks mit den höchsten vorgeschlagenen Geschwindigkeiten dienen. Darüber hinaus kann DDR4-RAM zwei oder mehr HTX-3.1-Busse erfordern, was seinen Wert als Unified Transport mindert.

Überblick

Links und Preise

HyperTransport gibt es in vier Versionen – 1.x, 2.0, 3.0 und 3.1 – die von 200 MHz bis 3,2 GHz laufen  . Es handelt sich auch um eine DDR- oder " Double Data Rate "-Verbindung, dh sie sendet Daten sowohl an der steigenden als auch an der fallenden Flanke des Taktsignals . Dies ermöglicht eine maximale Datenrate von 6400 MT/s bei 3,2 GHz. Die Betriebsfrequenz wird im aktuellen Computing automatisch mit dem Motherboard-Chipsatz (North Bridge) ausgehandelt.

HyperTransport unterstützt eine automatisch ausgehandelte Bitbreite von 2 bis 32 Bit pro Link; es gibt zwei unidirektionale Verbindungen pro HyperTransport-Bus. Mit der Einführung von Version 3.1, die vollständige 32-Bit- Links verwendet und die Betriebsfrequenz der HyperTransport 3.1-Spezifikation vollständig nutzt, beträgt die theoretische Übertragungsrate 25,6  GB /s (3,2 GHz × 2 Übertragungen pro Taktzyklus × 32 Bit pro Link) pro Richtung. oder 51,2 GB/s aggregierter Durchsatz, was ihn schneller macht als die meisten existierenden Busstandards für PC-Workstations und Server sowie schneller als die meisten Busstandards für Hochleistungs-Computing und -Netzwerke.

Verbindungen unterschiedlicher Breite können in einer einzigen Systemkonfiguration wie in einer 16-Bit- Verbindung zu einer anderen CPU und einer 8-Bit- Verbindung zu einem Peripheriegerät zusammengemischt werden, was eine breitere Verbindung zwischen CPUs und eine Verbindung mit Peripheriegeräten mit geringerer Bandbreite ermöglicht wie angemessen. Es unterstützt auch Link Splitting, bei dem ein einzelner 16-Bit-Link in zwei 8-Bit-Links aufgeteilt werden kann. Die Technologie hat aufgrund ihres geringeren Overheads in der Regel auch eine geringere Latenz als andere Lösungen.

Elektrisch ähnelt HyperTransport der Niederspannungs-Differentialsignalisierung (LVDS), die bei 1,2 V arbeitet. HyperTransport 2.0 fügte eine Nach-Cursor-Sender- Deemphase hinzu . HyperTransport 3.0 fügte Scrambling und Empfängerphasenausrichtung sowie optionale Sendervorstufen-Deemphasis hinzu.

Paketorientiert

HyperTransport ist paketbasiert , wobei jedes Paket aus einem Satz von 32-Bit- Wörtern besteht, unabhängig von der physikalischen Breite der Verbindung. Das erste Wort in einem Paket enthält immer ein Befehlsfeld. Viele Pakete enthalten eine 40-Bit-Adresse. Ein zusätzliches 32-Bit-Steuerpaket wird vorangestellt, wenn eine 64-Bit-Adressierung erforderlich ist. Die Nutzdaten werden nach dem Kontrollpaket gesendet. Übertragungen werden unabhängig von ihrer tatsächlichen Länge immer auf ein Vielfaches von 32 Bit aufgefüllt.

HyperTransport-Pakete treten in Segmenten, den sogenannten Bitzeiten, in die Verbindung ein. Die Anzahl der erforderlichen Bitzeiten hängt von der Linkbreite ab. HyperTransport unterstützt auch Systemmanagement-Messaging, Signalisierungsinterrupts, das Ausgeben von Probes an benachbarte Geräte oder Prozessoren, E/A- Transaktionen und allgemeine Datentransaktionen. Es werden zwei Arten von Schreibbefehlen unterstützt: gepostet und nicht gepostet. Gepostete Schreibvorgänge erfordern keine Antwort vom Ziel. Dies wird normalerweise für Geräte mit hoher Bandbreite verwendet, wie z. B. für einheitlichen Speicherzugriffsverkehr oder direkte Speicherzugriffsübertragungen . Nicht gepostete Schreibvorgänge erfordern eine Antwort vom Empfänger in Form einer "Ziel erledigt"-Antwort. Lesevorgänge erfordern auch eine Antwort, die die gelesenen Daten enthält. HyperTransport unterstützt das PCI-Bestellmodell für Verbraucher/Hersteller.

Stromverwaltet

HyperTransport erleichtert auch die Energieverwaltung, da es mit der Advanced Configuration and Power Interface- Spezifikation kompatibel ist . Dies bedeutet, dass Änderungen der Prozessor-Ruhezustände (C-States) Änderungen der Gerätezustände (D-States) signalisieren können, zB das Ausschalten von Festplatten, wenn die CPU in den Ruhezustand geht. HyperTransport 3.0 fügte weitere Funktionen hinzu, damit ein zentralisierter Power-Management-Controller Power-Management-Richtlinien implementieren kann.

Anwendungen

Front-Side-Bus-Ersatz

Die primäre Verwendung von HyperTransport besteht darin, den von Intel definierten Front-Side-Bus zu ersetzen , der für jeden Intel-Prozessortyp unterschiedlich ist. So kann beispielsweise ein Pentium nicht direkt an einen PCI-Express- Bus gesteckt werden, sondern muss zunächst einen Adapter durchlaufen, um das System zu erweitern. Der proprietäre Front-Side-Bus muss über Adapter für die verschiedenen Standardbusse wie AGP oder PCI Express angeschlossen werden. Diese sind typischerweise in den jeweiligen Controller-Funktionen enthalten, nämlich Northbridge und Southbridge .

Im Gegensatz dazu ist HyperTransport eine offene Spezifikation, die von einem firmenübergreifenden Konsortium veröffentlicht wurde. Ein einzelner HyperTransport-Adapterchip funktioniert mit einem breiten Spektrum von HyperTransport-fähigen Mikroprozessoren.

AMD hat HyperTransport verwendet, um den Front-Side-Bus in seinen Opteron- , Athlon 64- , Athlon II- , Sempron 64- , Turion 64- , Phenom- , Phenom II- und FX- Mikroprozessorfamilien zu ersetzen .

Multiprozessor-Verbindung

Eine weitere Verwendung für HyperTransport ist als Interconnect für NUMA- Multiprozessorcomputer . AMD verwendet HyperTransport mit einer proprietären Cache-Kohärenz- Erweiterung als Teil ihrer Direct Connect-Architektur in ihren Opteron- und Athlon 64 FX- Prozessoren ( Dual Socket Direct Connect (DSDC) Architecture ). Der HORUS Interconnect von Newisys erweitert dieses Konzept auf größere Cluster. Das Aqua-Gerät von 3Leaf Systems virtualisiert und vernetzt CPUs, Speicher und I/O.

Router- oder Switch-Bus-Ersatz

HyperTransport kann auch als Bus in Routern und Switches verwendet werden . Router und Switches haben mehrere Netzwerkschnittstellen und müssen Daten zwischen diesen Ports so schnell wie möglich weiterleiten. Beispielsweise benötigt ein Ethernet- Router mit vier Ports und 1000  Mbit /s eine maximale interne Bandbreite von 8000 Mbit/s (1000 Mbit/s × 4 Ports × 2 Richtungen) – HyperTransport übersteigt die Bandbreite, die diese Anwendung benötigt, bei weitem. Ein 10 Gb Router mit 4 + 1 Port würde jedoch 100 Gbit/s interne Bandbreite benötigen. Hinzu kommen 802.11ac 8-Antennen und der WiGig 60-GHz-Standard (802.11ad) und HyperTransport wird machbarer (wobei zwischen 20 und 24 Lanes für die benötigte Bandbreite verwendet werden).

Co-Prozessor-Verbindung

Das Problem der Latenz und Bandbreite zwischen CPUs und Co-Prozessoren war in der Regel der größte Stolperstein bei ihrer praktischen Umsetzung. Es sind Co-Prozessoren wie FPGAs erschienen, die auf den HyperTransport-Bus zugreifen und auf dem Motherboard integriert werden können. FPGAs der aktuellen Generation beider Haupthersteller ( Altera und Xilinx ) unterstützen direkt die HyperTransport-Schnittstelle und verfügen über IP-Cores . Unternehmen wie XtremeData, Inc. und DRC verwenden diese FPGAs (Xilinx im Fall von DRC) und erstellen ein Modul, das es ermöglicht, FPGAs direkt in den Opteron-Sockel zu stecken.

AMD startete am 21. September 2006 eine Initiative namens Torrenza , um die Verwendung von HyperTransport für Steckkarten und Coprozessoren weiter zu fördern . Diese Initiative öffnete ihren „Socket F“ für Steckkarten wie die von XtremeData und DRC.

Anschluss für Zusatzkarten (HTX und HTX3)

Anschlüsse von oben nach unten: HTX, PCI-Express für Riser-Karte, PCI-Express

Eine Steckverbinderspezifikation, die es einem steckplatzbasierten Peripheriegerät ermöglicht, über eine HyperTransport-Schnittstelle eine direkte Verbindung mit einem Mikroprozessor herzustellen, wurde vom HyperTransport-Konsortium veröffentlicht. Es ist bekannt , als H yper T ransport e X pansion ( HTX ). Unter Verwendung einer umgekehrten Instanz des gleichen mechanischen Anschlusses wie ein 16-Lane- PCI-Express- Steckplatz (plus einen x1-Anschluss für Stromanschlüsse) ermöglicht HTX die Entwicklung von Steckkarten, die den direkten Zugriff auf eine CPU und DMA auf den System- RAM unterstützen . Die ursprüngliche Karte für diesen Steckplatz war die QLogic InfiniPath InfiniBand HCA. IBM und HP haben unter anderem HTX-kompatible Systeme veröffentlicht.

Der ursprüngliche HTX-Standard ist auf 16 Bit und 800 MHz beschränkt.

Im August 2008 veröffentlichte das HyperTransport-Konsortium HTX3, das die Taktrate von HTX auf 2,6 GHz (5,2 GT/s, 10,7 GTi, 5,2 echte GHz-Datenrate, 3 MT/s Bearbeitungsrate) erhöht und die Abwärtskompatibilität beibehält.

Testen

Der Teststecker "DUT" ist definiert, um eine standardisierte Verbindung von Funktionstestsystemen zu ermöglichen.

Implementierungen

Frequenzspezifikationen

HyperTransport-
Version 		Jahr max. HT-Frequenz max. Linkbreite max. Gesamtbandbreite (GB/s)
bidirektional 16-Bit unidirektional 32-Bit unidirektional*
1.0 2001 800 MHz 32-Bit 12,8 3.2 6.4
1.1 2002 800 MHz 32-Bit 12,8 3.2 6.4
2.0 2004 1,4 GHz 32-Bit 22,4 5,6 11.2
3.0 2006 2,6 GHz 32-Bit 41,6 10.4 20.8
3.1 2008 3,2 GHz 32-Bit 51,2 12,8 25,6

* AMD Athlon 64 , Athlon 64 FX, Athlon 64 X2 , Athlon X2, Athlon II , Phenom, Phenom II , Sempron , Turion Serie und später verwenden einen 16-Bit HyperTransport Link. AMD Athlon 64 FX ( 1207 ), Opteron verwenden bis zu drei 16-Bit-HyperTransport-Links. Übliche Taktraten für diese Prozessorlinks sind 800 MHz bis 1 GHz (ältere Single- und Multi-Socket-Systeme auf 754/939/940-Links) und 1,6 GHz bis 2,0 GHz (neuere Single-Socket-Systeme auf AM2+/AM3-Links – die meisten neueren CPUs verwenden 2,0 GHz). Obwohl HyperTransport selbst Verbindungen mit 32-Bit-Breite unterstützt, wird diese Breite derzeit von keinem AMD-Prozessor genutzt. Einige Chipsätze nutzen jedoch nicht einmal die von den Prozessoren verwendete 16-Bit-Breite. Dazu gehören der Nvidia nForce3 150, nForce3 Pro 150 und der ULi M1689 – die einen 16-Bit-HyperTransport-Downstream-Link verwenden, den HyperTransport-Upstream-Link jedoch auf 8 Bit beschränken.

Name

Es hat einige Marketing Verwirrung zwischen der Verwendung von gewesen HT zu beziehen H yper T ransport und die spätere Verwendung von HT beziehen sich auf Intel ‚s Hyper-Threading - Funktion auf einigen Pentium 4 -Basis und der neueren Nehalem und Westmere-basierten Intel Core Mikroprozessoren . Hyper-Threading ist offiziell bekannt als H yper- T hreading T echnology ( HTT ) oder HT - Technik . Wegen dieser Verwechslungsgefahr verwendet das HyperTransport-Konsortium immer die ausgeschriebene Form: "HyperTransport".

Infinity-Stoff

Infinity Fabric (IF) ist ein Superset von HyperTransport, das 2016 von AMD als Interconnect für seine GPUs und CPUs angekündigt wurde. Es ist auch als Interchip-Verbindung für die Kommunikation zwischen CPUs und GPUs (für heterogene Systemarchitektur ) verwendbar , eine Anordnung, die als Infinity Architecture bekannt ist . Das Unternehmen sagte, das Infinity Fabric würde von 30 GB/s auf 512 GB/s skalieren und in den Zen- basierten CPUs und Vega- GPUs verwendet werden, die anschließend 2017 veröffentlicht wurden.

Auf Zen- und Zen+ -CPUs werden die "SDF"-Datenverbindungen mit der gleichen Frequenz wie der DRAM-Speichertakt (MEMCLK) ausgeführt, eine Entscheidung, um die durch unterschiedliche Taktraten verursachte Latenz zu beseitigen. Als Ergebnis macht die Verwendung eines schnelleren RAM-Moduls den gesamten Bus schneller. Die Links sind 32 Bit breit, wie in HT, aber im Vergleich zu den ursprünglichen 2 werden 8 Übertragungen pro Zyklus (128-Bit-Pakete) durchgeführt. Elektrische Änderungen werden für eine höhere Energieeffizienz vorgenommen. Bei Zen 2- und Zen 3-CPUs befindet sich der IF-Bus auf einem separaten Takt, entweder in einem Verhältnis von 1:1 oder 2:1 zum DRAM-Takt, aufgrund der frühen Probleme von Zen mit Hochgeschwindigkeits-DRAM, die sich auf die IF-Geschwindigkeit und damit auf das System auswirken Stabilität. Auch die Busbreite wurde verdoppelt.

Siehe auch

Verweise

Externe Links