ÜBER C3 - VIA C3

C3
VIA C3 C5XL CPGA.jpg
Allgemeine Information
Gestartet 2001
Gängige Hersteller
Leistung
max. CPU- Taktrate 500 MHz bis 1,4 GHz
FSB- Geschwindigkeiten 100 MHz bis 133 MHz
Zwischenspeicher
L1- Cache 64 KiB Anweisung + 64 KiB Daten
L2-Cache 64 KiB
Architektur und Klassifizierung
Mindest. Feature-Größe 0,13 bis 0,15
Befehlssatz x86
Physikalische Spezifikationen
Kerne
Steckdosen)
Produkte, Modelle, Varianten
Kernname(n)
Geschichte
Vorgänger Cyrix III
Nachfolger VIA C7

Der VIA C3 ist eine Familie von x86- Zentraleinheiten für PCs, die von Centaur Technology entwickelt und von VIA Technologies vertrieben werden . Die verschiedenen CPU-Kerne werden nach der Designmethodik von Centaur Technology gebaut .

Zusätzlich zu den x86-Befehlen enthalten VIA C3-CPUs einen undokumentierten alternativen Befehlssatz , der den Zugriff auf die CPU auf niedrigerer Ebene und in einigen Fällen eine Rechteausweitung ermöglicht .

Kerne

Samuel 2 und Esra Kerne

VIA Cyrix III wurde mit der Umstellung auf den fortschrittlichen Kern "Samuel 2" (C5B) in VIA C3 umbenannt. Das Hinzufügen eines On-Die- L2-Cache verbesserte die Leistung etwas. Da es überhaupt nicht auf Cyrix- Technologie aufbaute , war der neue Name nur ein logischer Schritt. Um den Stromverbrauch zu verbessern und die Herstellungskosten zu senken, wurde Samuel 2 mit der 150-nm-Prozesstechnologie hergestellt.

Der VIA C3-Prozessor legte beim nächsten Die-Shrinken auf einen gemischten 130/150-nm-Prozess weiterhin einen Schwerpunkt auf die Minimierung des Stromverbrauchs. "Ezra" (C5C) und "Ezra-T" (C5N) waren nur neue Revisionen des "Samuel 2"-Kerns mit einigen geringfügigen Änderungen am Busprotokoll von "Ezra-T", um die Kompatibilität mit Intels Pentium III "Tualatin" zu gewährleisten. Kerne. VIA verzeichnete seit mehreren Jahren den niedrigsten Stromverbrauch auf dem x86-CPU-Markt. Die Leistung fiel jedoch aufgrund des Fehlens von Verbesserungen am Design zurück.

Einzigartig ist die C3-CPU im Einzelhandel, die in einer dekorativen Dose geliefert wird .

Nehemia-Kerne

Der "Nehemia" (C5XL) war eine wichtige Kernrevision. Zu dieser Zeit spiegelten die Marketingbemühungen von VIA die eingetretenen Veränderungen nicht vollständig wider. Das Unternehmen adressierte zahlreiche Design-Mängel der älteren Kerne, einschließlich der FPU mit halber Geschwindigkeit . Die Anzahl der Pipeline-Stufen wurde von 12 auf 16 erhöht, um eine kontinuierliche Erhöhung der Taktgeschwindigkeit zu ermöglichen. Darüber hinaus wurde der cmov-Befehl implementiert, was ihn zu einem Prozessor der 686-Klasse macht. Der Linux-Kernel bezeichnet diesen Kern als C3-2. Es entfernt auch 3DNow! Anweisungen zugunsten der Implementierung von SSE . Es basierte jedoch immer noch auf dem in die Jahre gekommenen Sockel 370 , der den Front-Side-Bus mit einer einzigen Datenrate mit nur 133 MHz betrieb.

Da der Markt für eingebettete Systeme stromsparende und kostengünstige CPU-Designs bevorzugt, hat VIA dieses Segment aggressiver anvisiert, da der C3 diese Eigenschaften ziemlich gut erfüllt. Centaur Technology konzentrierte sich darauf, dem Embedded-Markt attraktive Funktionen hinzuzufügen. Ein Beispiel, das in den ersten Kern von "Nehemiah" (C5XL) eingebaut wurde, waren die zwei Hardware-Zufallszahlengeneratoren . (Diese Generatoren werden in der Marketingliteratur von VIA fälschlicherweise als „quantenbasiert“ bezeichnet. Eine detaillierte Analyse des Generators macht deutlich, dass die Quelle des Zufalls thermisch und nicht quantenbasiert ist.)

Die Revision "Nehemiah+" (C5P) (Schritt 8) brachte einige weitere Fortschritte, darunter eine leistungsstarke AES- Verschlüsselungs-Engine zusammen mit einem bemerkenswert kleinen Ball-Grid-Array- Chip-Paket in der Größe einer 1-Cent-Münze . Zu dieser Zeit hat VIA auch den FSB auf 200 MHz erhöht und neue Chipsätze wie den CN400 eingeführt, um ihn zu unterstützen. Die neuen 200-MHz-FSB-Chips sind nur in BGA-Gehäusen erhältlich, da sie nicht mit bestehenden Sockel-370-Mainboards kompatibel sind.

Als diese Architektur vermarktet wurde, wurde sie oft als "VIA C5" bezeichnet.

Technische Information

Vergleichsmatrizengröße

Prozessor Sekundärer
Cache ( KiB ) 		Chipgröße
180 nm (mm²) 		Chipgröße
150 nm (mm²) 		Chipgröße
130 nm (mm²) 		Chipgröße
90 nm (mm²)
C3 Samuel N / A ? N / A N / A N / A
C3 Samuel 2 64 N / A ? N / A N / A
C3 Esra 64 N / A N / A 52 N / A
C3 Nehemia 64 N / A N / A 52 N / A
C7 Esther 128 N / A N / A N / A 30
Athlon-XP 256 N / A N / A 84 N / A
Athlon 64 512 N / A N / A 144 84
Pentium M 2048 N / A N / A N / A 84
P4 Nordwald 512 N / A N / A 146 N / A
P4 Prescott 1024 N / A N / A N / A 110

Design Methodik

Ein Subnotebook mit einem VIA Nehemiah C3-Prozessor

Obwohl sie sowohl in absoluten Zahlen als auch auf Takt-für-Takt-Basis langsamer als die von AMD und Intel verkauften x86-CPUs waren , waren die Chips von VIA viel kleiner, billiger in der Herstellung und hatten einen geringeren Stromverbrauch. Dies machte sie auf dem Embedded-Markt sehr attraktiv.

Dies ermöglichte es VIA auch, die Frequenzen ihrer Chips mit jedem Herstellungsprozess zu skalieren, während Konkurrenzprodukte von Intel (wie der P4 Prescott ) auf schwerwiegende Probleme mit dem Wärmemanagement stießen, obwohl die spätere Intel Core- Generation von Chips wesentlich kühler war.

C3

VIA C3, 800 MHz
  • Da die Speicherleistung in vielen Benchmarks der limitierende Faktor ist, implementieren VIA-Prozessoren unter anderem große primäre Caches , große TLBs und aggressives Prefetching . Obwohl diese Merkmale nicht nur VIA vorbehalten sind, ist die Speicherzugriffsoptimierung ein Bereich, in dem keine Merkmale weggelassen wurden, um Chipplatz zu sparen.
  • Die Taktfrequenz wird im Allgemeinen gegenüber zunehmenden Befehlen pro Zyklus bevorzugt. Komplexe Funktionen wie die Out-of-Order-Befehlsausführung werden bewusst nicht implementiert, da sie die Fähigkeit zur Erhöhung der Taktrate beeinträchtigen, viel zusätzlichen Platz und Strom benötigen und in mehreren gängigen Anwendungsszenarien wenig Einfluss auf die Leistung haben.
  • Die Pipeline ist so ausgelegt, dass sie die Ausführung der stark verwendeten Register-Speicher- und Speicher-Register-Formen von x86-Befehlen mit einem Takt ermöglicht. Mehrere häufig verwendete Befehle erfordern weniger Pipeline-Takte als bei anderen x86-Prozessoren.
  • Selten verwendete x86-Befehle werden in Mikrocode implementiert und emuliert. Dies spart Chipplatz und reduziert den Stromverbrauch. Die Auswirkungen auf die meisten realen Anwendungsszenarien werden minimiert.
  • Diese Designrichtlinien sind abgeleitet von den ursprünglichen RISC- Befürwortern, die sagten, dass ein kleinerer Satz von Anweisungen, die besser optimiert sind, eine schnellere Gesamt-CPU-Leistung liefern würde. Da es Speicheroperanden sowohl als Quelle als auch als Ziel stark verwendet, kann das C3-Design selbst jedoch nicht als RISC gelten.

Unternehmen

Verträge

Die eingebetteten Plattformprodukte von VIA wurden Berichten zufolge (2005) in Nissans Autoserien , dem Lafesta , Murano und Presage, übernommen . Diese und andere großvolumige industrielle Anwendungen beginnen für VIA große Gewinne zu erzielen, da der kleine Formfaktor und die Vorteile des geringen Stromverbrauchs eingebettete Geschäfte abschließen.

Rechtsfragen

Aufgrund der Akquisition von IDT Centaur scheint VIA im Besitz von mindestens drei Patenten zu sein, die wesentliche Aspekte der von Intel verwendeten Prozessortechnologie abdecken. Auf der Grundlage des Verhandlungsspielraums, den diese Patente boten, schloss VIA 2003 eine Vereinbarung mit Intel, die eine zehnjährige Patent-Cross-Lizenz vorsah, die es VIA ermöglichte, weiterhin x86-kompatible CPUs zu entwickeln und herzustellen. VIA wurde außerdem eine dreijährige Nachfrist eingeräumt, in der es die Intel-Socket-Infrastruktur weiter nutzen konnte.

Siehe auch

Verweise

Weiterlesen

  • Diefendorff, Keith (7. Dezember 1998). "WinChip 4 Daumennase bei ILP" (PDF) . Mikroprozessorbericht . MDR Elektronische Verlagsgruppe . Abgerufen am 14. August 2018 .

Externe Links